SystemVerilog ve UVM’i BilmeyenKalmasın!
Sayısal tasarım doğrulama dünyasına adım atın. SystemVerilog'un temellerini ve UVM metodolojisini kapsamlı derslerle öğrenin.
SystemVerilog
SystemVerilog dil temelleri ve ileri seviye konular
46 dersUVM
Universal Verification Methodology ile doğrulama
1 dersSystemVerilog
- 1 Neden SystemVerilog?
- 2 Verilog vs SystemVerilog
- 3 Veri Tipleri
- 4 typedef, enum ve struct
- 5 Diziler (Arrays)
- 6 Kuyruklar (Queues)
- 7 String İşlemleri
- 8 Lab 1: Veri Paketleri
- 9 Sınıflar ve Nesneler
- 10 Metodlar ve Constructor
- 11 this ve static
- 12 Kapsülleme (Encapsulation)
- 13 Kalıtım (Inheritance)
- 14 Çok Biçimlilik (Polymorphism)
- 15 Deep Copy vs Shallow Copy
- 16 Lab 2: Hiyerarşik Transaction
- 17 rand ve randc
- 18 randomize() Metodu
- 19 Constraint Blokları
- 20 Döngüsel Kısıtlamalar
- 21 pre/post_randomize()
- 22 constraint_mode
- 23 Lab 3: Generator Sınıfı
- 24 fork...join
- 25 wait fork ve disable fork
- 26 Events (Olaylar)
- 27 Mailbox
- 28 Semaphore
- 29 Lab 4: IPC Veri Akışı
- 30 Interface ve Modport
- 31 Clocking Block
- 32 Virtual Interface
- 33 Assertions (SVA)
- 34 Fonksiyonel Kapsam
- 35 Lab 5: Interface + Coverage
- 36 ALU Interface Tanımı
- 37 Transaction Sınıfı
- 38 Generator Modülü
- 39 Driver Modülü
- 40 Testbench Top (Gün 6)
- 41 Monitor Modülü
- 42 Scoreboard
- 43 Environment Sınıfı
- 44 Test Sınıfları
- 45 Coverage Tanımları
- 46 Final Testbench