Veri tiplerinden başlayıp bir ALU için uçtan uca UVM testbench kurmaya kadar giden 59 derslik, ücretsiz bir Türkçe kaynak. Derslerin neredeyse hepsinde EDA Playground’da açıp çalıştırabileceğiniz örnek kod var.
7F hatta üç çevrim bekliyor.Veri tipleri, sınıflar, randomization, süreçler arası iletişim, assertion ve coverage. Seri, bir ALU için katmanlı bir SystemVerilog testbench projesiyle biter.
Bileşen hiyerarşisi, fazlar, TLM, sequence'ler, config_db ve factory. Seri, aynı ALU için UVM testbench'i ve virtual sequence'lerle biter.
UVM testbench'inde hiçbir şey doğrulamadan PASS veren yedi sessiz hata: kaldırılmayan objection, bağlanmayan analysis port, kontrol edilmeyen config_db::get ve randomize(), new() yüzünden uygulanmayan override, yanlış yazılan faz adı ve erken biten test. Hepsini yakalayan birkaç satırlık savunma hattı ve FPGA doğrulama ortamınızı sınamak için beş dakikalık bir deney.
FPGA doğrulama ne demek, ASIC doğrulama Türkiye'de var mı, UVM hangi sektörlerde kullanılıyor, doğrulama işi yapan firmalar hangileri, yurtdışı imkânları neler ve doğru bilinen yanlışlar: öğrenciler için kısa bir rehber.
UVM 1.2'nin yaklaşık 77.600 satırlık kaynağını okuyarak factory, config DB, faz akışı, objection, TLM, raporlama, register katmanı ve DAP'taki tasarım kararlarını; bu kararların bedellerini ve kütüphane tasarımcıları için çıkan dersleri inceledik. Bu desenlerin bir FPGA doğrulama ortamında hangilerinin işe yaradığını da anlattık.
FPGA doğrulama akışında Verilator'ün yeri: VHDL tasarım, SystemVerilog tasarım ve Vivado netlist'i senaryolarında Verilator ile UVM'in emniyet kritik bir DO-254 projesinde ne işe yaradığını; elemental analizi, coverage motorlarının iç işleyişini ve VCD'den coverage çıkarma fikrini inceledik.
Tarayıcıda çalışan, ücretsiz bir SystemVerilog/UVM testbench üreticisi. Beş driver–sequencer kullanım modelinden birini seçersiniz; agent’lar, scoreboard, coverage ve mimari diyagramıyla birlikte EDA Playground’a yüklenebilecek bir ZIP alırsınız.