# UVM Eğitimi

> SystemVerilog ve UVM öğrenmek için kapsamlı Türkçe kaynak. Sayısal tasarım doğrulama (design verification) dünyasına Türkçe, ücretsiz ve uygulamalı bir giriş kaynağı.

UVM Eğitimi (uvmegitimi.com); SystemVerilog dil temellerinden başlayıp UVM (Universal Verification Methodology) metodolojisine kadar uzanan, sırayla işlenen derslerden oluşan bir eğitim platformudur. Her ders Türkçe açıklamalar, kod örnekleri ve EDA Playground üzerinde çalıştırılabilir kaynak kodu içerir. İçerik RTL, FPGA, ASIC ve SoC doğrulama mühendisleri ile bu alanda kariyer hedefleyen öğrenciler için hazırlanmıştır.

## SystemVerilog

SystemVerilog dil temelleri ve ileri seviye konular.

- [Neden SystemVerilog?](https://uvmegitimi.com/systemverilog/01-neden-systemverilog/)
- [Verilog vs SystemVerilog](https://uvmegitimi.com/systemverilog/02-verilog-vs-sv/)
- [Veri Tipleri](https://uvmegitimi.com/systemverilog/03-veri-tipleri/)
- [typedef, enum ve struct](https://uvmegitimi.com/systemverilog/04-typedef-enum-struct/)
- [Diziler (Arrays)](https://uvmegitimi.com/systemverilog/05-diziler/)
- [Kuyruklar (Queues)](https://uvmegitimi.com/systemverilog/06-kuyruklar/)
- [String İşlemleri](https://uvmegitimi.com/systemverilog/07-string/)
- [Lab 1: Veri Paketleri](https://uvmegitimi.com/systemverilog/08-lab1/)
- [Sınıflar ve Nesneler](https://uvmegitimi.com/systemverilog/09-siniflar-ve-nesneler/)
- [Metodlar ve Constructor](https://uvmegitimi.com/systemverilog/10-metodlar-ve-constructor/)
- [input, output, inout, ref](https://uvmegitimi.com/systemverilog/09-1-input-output-inout-ref/)
- [this ve static](https://uvmegitimi.com/systemverilog/11-this-ve-static/)
- [Kapsülleme (Encapsulation)](https://uvmegitimi.com/systemverilog/12-kapsulleme/)
- [Kalıtım (Inheritance)](https://uvmegitimi.com/systemverilog/13-kalitim/)
- [Çok Biçimlilik (Polymorphism)](https://uvmegitimi.com/systemverilog/14-polymorphism/)
- [Deep Copy vs Shallow Copy](https://uvmegitimi.com/systemverilog/15-deep-copy-vs-shallow-copy/)
- [Lab 2: Hiyerarşik Transaction](https://uvmegitimi.com/systemverilog/16-lab2/)
- [rand ve randc](https://uvmegitimi.com/systemverilog/17-rand-ve-randc/)
- [randomize() Metodu](https://uvmegitimi.com/systemverilog/18-randomize-metodu/)
- [Constraint Blokları](https://uvmegitimi.com/systemverilog/19-constraint-bloklari/)
- [Döngüsel Kısıtlamalar](https://uvmegitimi.com/systemverilog/20-iterative-constraints/)
- [pre/post_randomize()](https://uvmegitimi.com/systemverilog/21-pre-post-randomize/)
- [constraint_mode](https://uvmegitimi.com/systemverilog/22-constraint-mode/)
- [Lab 3: Generator Sınıfı](https://uvmegitimi.com/systemverilog/23-lab3/)
- [fork...join](https://uvmegitimi.com/systemverilog/24-fork-join/)
- [wait fork ve disable fork](https://uvmegitimi.com/systemverilog/25-wait-disable-fork/)
- [Events (Olaylar)](https://uvmegitimi.com/systemverilog/26-events/)
- [wait(event.triggered) ve @(event)](https://uvmegitimi.com/systemverilog/26-1-wait-triggered/)
- [Mailbox](https://uvmegitimi.com/systemverilog/27-mailbox/)
- [Semaphore](https://uvmegitimi.com/systemverilog/28-semaphore/)
- [Lab 4: IPC Veri Akışı](https://uvmegitimi.com/systemverilog/29-lab4/)
- [Interface ve Modport](https://uvmegitimi.com/systemverilog/30-interface-modport/)
- [Clocking Block](https://uvmegitimi.com/systemverilog/31-clocking-block/)
- [Virtual Interface](https://uvmegitimi.com/systemverilog/32-virtual-interface/)
- [Assertions (SVA)](https://uvmegitimi.com/systemverilog/33-assertions/)
- [Fonksiyonel Kapsam](https://uvmegitimi.com/systemverilog/34-functional-coverage/)
- [Lab 5: Interface + Coverage](https://uvmegitimi.com/systemverilog/35-lab5/)
- [Makro Kullanımı](https://uvmegitimi.com/systemverilog/systemverilog-makrolar/)
- [ALU Tasarımı](https://uvmegitimi.com/systemverilog/36-1-alu-dut/)
- [ALU Interface Tanımı](https://uvmegitimi.com/systemverilog/36-alu-interface/)
- [Transaction Sınıfı](https://uvmegitimi.com/systemverilog/37-transaction/)
- [Generator Modülü](https://uvmegitimi.com/systemverilog/38-generator/)
- [Driver Modülü](https://uvmegitimi.com/systemverilog/39-driver/)
- [Monitor Modülü](https://uvmegitimi.com/systemverilog/41-monitor/)
- [Scoreboard](https://uvmegitimi.com/systemverilog/42-scoreboard/)
- [Environment Sınıfı](https://uvmegitimi.com/systemverilog/43-environment/)
- [Test Sınıfları](https://uvmegitimi.com/systemverilog/44-test/)
- [Coverage Tanımları](https://uvmegitimi.com/systemverilog/45-coverage/)
- [Final Testbench](https://uvmegitimi.com/systemverilog/46-testbench-top-final/)

## UVM

Universal Verification Methodology(UVM) ile Sayısal Tasarım doğrulama, sektöre uygun örneklerle RTL, FPGA, ASIC, SoC doğrulama dersleri.

- [UVM'in Temelleri ve Testbench Yapısı](https://uvmegitimi.com/uvm/01-uvm-giris/)
- [UVM Transaction Modeli ve Agent Bileşenleri](https://uvmegitimi.com/uvm/02-uvm-sequence-item-transaction/)
- [UVM TLM Haberleşmesi - Monitor, Scoreboard ve Coverage Collection](https://uvmegitimi.com/uvm/03-uvm-tlm-scoreboard-coverage/)
- [UVM Sequence'ler, uvm_config_db kullanımı](https://uvmegitimi.com/uvm/04-uvm-sequences-config-db/)

## Ek Bağlantılar

- [Tüm içeriğin tek dosyada hali (llms-full.txt)](https://uvmegitimi.com/llms-full.txt)
- [Site haritası (sitemap.xml)](https://uvmegitimi.com/sitemap.xml)